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設計技術
LSIの設計方法は、セルベースASIC方式を採用しました。これは、あらかじめセル・ライブラリーとして用意されている標準的な回路ブロックである記憶用のセルと論理用のセルを組み合わせて配置設計するものです。放射線耐性強化策を各記憶セルに対して施せば、回路設計に当たって放射線の影響を考える必要がなくなり、宇宙用LSIの専門家でなくても自由に設計が可能となります。多様なミッションに必要とされる宇宙用のLSIを自在に設計するだけでなく、セル・ライブラリーを民生ユーザーに提供すれば、高信頼民生機器向けの放射線耐性を強化したLSIの設計にも利用でき、民生との協調路線を取りやすくなります。その結果、共使用の効果で安価にLSIを入手できる可能性が生まれるわけです。回路技術
放射線耐性強化方法として、フィードバック抵抗（R）・容量（C）をLSIに付加する方法を採用しました。シングル・イベント・アップセットによる誤りに対する一般的な訂正方法である三重冗長（多数決）手法ではチップ面積がおよそ3倍以上になるのに対して、RCフィルターによって過渡パルスの伝搬を阻止するフィードバック抵抗・容量付加法ではチップ面積の増加を抑えることができます。実際、次に紹介するシリコン・オン・インシュレータ（SOI）プロセスを採用したことで、面積増加は約1.3倍と比較的小さく抑えることができました。ただし動作速度が低下するので,それを最小限にするように3次元デバイス回路混在シミュレーションと放射線照射試験を行い、挿入するフィードバック抵抗や容量の値と位置を最適化する必要があります。検討した結果、動作速度の低下も30％に抑えることができました。製造プロセス技術
民生の量産プロセスを利用することで、従来の宇宙用専用のプロセスを利用した場合より安価に製造できます。私たちは、LSIの高速化・低消費電力化が期待されている最先端の民生SOIプロセス（0.2μm完全空乏型SOIプロセス）を採用しました。SOI構造は、よく知られているように寄生サイリスター構造がないため、永久故障につながる可能性のあるシングル・イベント・ラッチアップが起きないという特長を持ちます。またシングル・イベント・アップセットの感受性については、放射線によってLSIの基板（シリコン）で発生する電子・正孔がチャンネル領域に流入することをSOI構造特有の埋め込みシリコン酸化膜が防ぐため、収集電荷が少なくなるという長所があります。一方、寄生容量が小さいため、わずかな収集電荷によりLSI内の電位が大きく変動するという短所があります。そこで、放射線耐性を強化するために、シミュレーションを用いた回路技術が不可欠となるのです。マルチ・ジョブラン方式で宇宙用LSIを安価に開発
上述の三つの技術を用いて2002年から開発が本格化し、放射線耐性を予測するための3次元デバイス回路混在シミュレーションと放射線照射試験を精力的に行いました。そして、基本的なメモリーセルの設計・製作を行い、シングル・イベント・ラッチアップ・フリーであるばかりでなく、シングル・イベント・アップセットの発生頻度が静止軌道で270年に1回以下という世界一シングル・イベント・アップセットに強い民生技術を用いたSRAMというメモリーの開発に成功しました。その後、2003〜2005年にはLSIの設計に必要なセル・ライブラリーを整備して、5mm×5mmの区画に300kゲート規模の宇宙用LSIを誰でも設計できるようになりました。2005年からは高機能LSIの設計に必要な高速通信コントローラーやプロセッサーの検討などに着手しました。また同じころ、この共使用戦略に加わっていなかった衛星メーカーと大学に本セル・ライブラリーを提供して、彼らが設計したLSIを私たちのLSIと共同で製造して製造費を折半するというマルチ・ジョブラン方式を試み、第三者でも宇宙用LSIを安価に開発できることを実証しました（図2）。
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